未分類 interface
interfaceとは
interfaceは複数の信号（ポート）を一つにまとめる機能です。この機能を用いてモジュール同士の接続を行います。
通常はvirutalを付加してバーチャルインターフェイスとして使用します。
vi...
未分類 AMBA amba apb simple testbench
APB概要
DUT(検証対象）にapb slaveを用いた検証環境です。
概要図
検証対象（DUT:apb_slave.sv)
DUT(検証対象）の中身は内部にメモリを持つシンプルな構成にしています。
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FPGA XilinxのVivadoをインストール
Vivadoのインストール
VivadoとはXilinxのシミュレーションや論理合成を行う統合開発環境のことを指します。
以下のURLからダウンロードできます。
Windows用は「ザイリンクス統合インストーラ2...
SystemVerilog assertionで使用するシステムタスク
システムタスク一覧
SystemVerilogでアサーションように用意されているシステムタスクです。
システムタスク説明$rose立ち上がりの判定$stable無変化の判定$fell立ち下がりの判定$past過去の信号値を参照...
AMBA AMBA APB
AMBA APB
AMBA APBはARMのバスプロトコルの一つです。
APB protoclの詳細は以下からもダウンロードできます。
信号
表の青色の信号は必須、緑色の信号はオプション（なくてもいい）です...
SystemVerilog randomize 制約 with
randomize with
classの中の変数をランダム生成する場合にrandomize()を実行します。randomize()の後にwithを追加し制約を記述することができます。
記述例
ランダマイズ実行時に制約と...
SystemVerilog randomize 制約 implication(->) , if , solve
implication(->)
「->」は expressionが真であれば、constraint_setを満たす。偽ならdont careの場合に使用します。
expressionが真であればconstraint...
SystemVerilog randomize 制約 unique
unique
uniqueはランダム実行時に同じ値を割り振らないオペレータです。
記述例
3bitデータを10回ランダム生成しています。
class c_unique ;
rand bit [2:0]...
SystemVerilog randomize制約 dist
distオペレータはclass内の変数に対して、ランダム制約を付加する際に使用します。ランダムデータを一定の分布になるように発生させます。
constraint 制約名 { 制約を設定する変数 dist {分布条件} ; }
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SystemVerilog randomize 制約 inside
inside
insideは指定した範囲でランダムを実行したい場合に使用します。
constraint 制約名 { 制約を設定する変数 inside {ランダマイズで生成されるデータの範囲を指定} ; }
記述例
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